Centre d’assistance des logiciels de conception Intel® Quartus® Prime
Intel® Quartus® sujets de logiciels de conception Prime pour vous guider à travers toutes les fonctionnalités du logiciel.
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La suite logicielle Intel® Quartus® Prime Design englobe tous les outils de conception logicielle nécessaires pour faire passer votre Intel® FPGA du concept à la production. Les rubriques de cette page Web vous guideront à travers toutes les fonctionnalités du logiciel Intel® Quartus® Prime. Sélectionnez votre domaine d’intérêt et accédez aux ressources spécifiques dont vous avez besoin dans le flux de conception Intel® Quartus® Prime.
- Guide de démarrage rapide du logiciel Intel® Quartus® Prime
- Un bref guide sur la façon de configurer un projet, de compiler, d’effectuer une analyse de synchronisation et de programmer un périphérique FPGA.
- Lisez-moi d’abord ! (ORMF1000)
- Un cours en ligne gratuit de 44 minutes. Ce cours est un point de départ pour comprendre et utiliser rapidement Intel® FPGA produits, documents et ressources.
Le logiciel Intel® Quartus® Prime comprend tous les outils logiciels dont vous avez besoin pour définir, simuler, implémenter et déboguer votre conception FPGA. Pour commencer, cliquez sur les boutons ci-dessous pour télécharger le logiciel et obtenir une licence et obtenir des conseils de démarrage rapide. Ensuite, passez en revue certains des supports de formation proposés pour le logiciel Intel® Quartus® Prime - des courts tutoriels en ligne aux cours d’une journée complète dirigés par un instructeur.
Quelle est la différence entre l’édition Standard et l’édition Pro ?
1. Téléchargez le logiciel Intel® Quartus® Prime
2. Obtenez une licence pour exécuter le logiciel Intel® Quartus® Prime
3. Consultez le guide de démarrage rapide
Dans la section « Getting Started », nous énumérons les ressources de base pour vous aider à démarrer, y compris des guides de démarrage rapide, un lien vers la documentation de base et un lien vers les cours de formation en ligne et animés par un instructeur qui sont disponibles.
Guides de l’utilisateur de Intel® Quartus® Prime
Formation aux logiciels Intel® Quartus® Prime
Intel propose plusieurs types de formations, en ligne et en présentiel, pour vous aider à vous familiariser rapidement avec le flux de conception Intel® Quartus® Prime. Voici quelques suggestions de cours de formation pour vous aider à démarrer.
Formation aux logiciels Intel® Quartus® Prime
Nom | du cours Type | de durée |
---|---|---|
Atelier pour débutants sur les FPGAs Intel® | Session en ligne |
4 heures 30 minutes |
De nombreuses autres formations sont disponibles. Pour obtenir un catalogue complet, consultez la page Intel® FPGA Formations .
1. Planification des E/S
La planification des E/S est effectuée à un stade précoce de FPGA conception afin de garantir un placement réussi dans votre appareil cible tout en respectant les contraintes de broche et de synchronisation dédiées.
- Le logiciel Intel® Quartus® Prime Pro Edition offre deux outils pour gérer le processus complexe de réponse aux nombreuses contraintes du placement des E/S.
Description | del’outil | Tâche de planification des E/S | Comment y accéder |
---|---|---|---|
Planificateur d’interface | L’outil de planification d’interface gère la complexité de l’intégration de plusieurs modules ayant des exigences matérielles pour les affectations de broches (par exemple, les cœurs de propriété intellectuelle (IP) PCI Express*, DDR et la boucle à verrouillage de phase (PLL)). Le planificateur d’interface interagit de manière dynamique avec le Intel® Quartus® Prime Fitter pour vérifier la légalité du placement pendant que vous planifiez. Vous pouvez évaluer différents plans d’étage à l’aide de rapports interactifs pour planifier avec précision la meilleure mise en œuvre. | Planifier les interfaces et la périphérie de l’appareil | Outils > planificateur d’interface |
Planificateur de broches | L’outil de planification de broches est un outil d’affectation de broches de bas niveau. Utilisez cette option pour placer manuellement des broches d’E/S et pour spécifier la vitesse de balayage et l’intensité du lecteur. | Modifier, valider ou exporter des affectations de broches | Affectations > Planificateur de broches |
Documentation sur la planification des E/S
Documentation sur l’outil logiciel
- Chapitre sur la gestion des broches d’E/S de l’appareil dans une section du Guide de l’utilisateur de l’édition Intel® Quartus® Prime Pro
- Chapitre Planification de l’interface dans une section du Guide de l’utilisateur de Intel® Quartus® Prime Pro Edition
Documentation sur l’appareil
Formation E/S
Durée | du type | de cours |
---|---|---|
Conception de systèmes d’E/S rapides et faciles avec BluePrint | Gratuit, en ligne | 39 minutes |
Autres ressources
La planification des E/S implique de nombreuses considérations, en particulier lorsqu’il s’agit d’E/S à haut débit ou de protocoles spécifiques.
Pour plus d’informations sur la gestion des E/S et la prise en charge du développement de cartes, consultez :
2. Saisie du design
Entrée de conception - Présentation
Vous pouvez exprimer votre design en utilisant plusieurs méthodes de saisie de design :
- Utilisation d’un langage de description de matériel (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, un outil de saisie graphique pour connecter des modules complexes de manière structurée
- Autres méthodes d’entrée de haut niveau
- Synthèse de haut niveau (HLS) utilisant C++ pour exprimer des modules complexes
- OpenCL™ utilise C++ pour implémenter des algorithmes de calcul sur des plates-formes hétérogènes
Intel® FPGA Propriété intellectuelle
En plus de la saisie directe des conceptions, Intel FPGAs prendre en charge un large portefeuille de propriétés intellectuelles (IP) conçues spécifiquement pour être utilisées dans Intel® FPGAs.
Apprentissage d’un langage de description de matériel (HDL)
Intel propose plusieurs cours de formation HDL, allant de présentations en ligne gratuites à des cours d’une journée complète dirigés par un instructeur.
Durée | du type | de cours |
---|---|---|
Principes de base de Verilog HDL | 50 minutes | En ligne, gratuit |
Notions de base sur VHDL | 92 minutes | En ligne, gratuit |
Verilog HDL Avancé | 8 heures | Dirigé par un instructeur |
SystemVerilog avec le logiciel Quartus® II | 38 minutes | En ligne, gratuit |
Utilisation de modèles HDL
Le logiciel Intel® Quartus® Prime propose plusieurs modèles pour les éléments logiques couramment utilisés tels que les registres, les assignations de signaux sélectionnées, les affectations de signaux simultanées et les appels de sous-programme. Les modèles sont disponibles dans Verilog, SystemVerilog et VHDL.
Si vous n’êtes pas sûr de la meilleure façon d’écrire une fonction spécifique pour vous assurer qu’elle sera implémentée correctement, vous devez vous référer à ces modèles. Le système de modèles est décrit en détail dans la section Insertion de code HDL à partir d’un modèle fourni du Guide de l’utilisateur des recommandations de conception.
Style de codage HDL recommandé
Les styles de codage HDL ont un effet significatif sur la qualité des résultats des conceptions logiques. Les outils de synthèse optimiseront la conception, mais pour obtenir des résultats précis, vous devez coder dans un style qui sera facilement reconnu par l’outil de synthèse comme des constructions logiques spécifiques.
En outre, il existe de bonnes pratiques de conception, qui doivent être suivies pour la conception logique numérique générale et pour les dispositifs basés sur LAB en particulier. La gestion des méthodologies de réinitialisation logique, les retards de pipeline et la génération appropriée de signaux synchrones sont quelques exemples de bonnes pratiques de conception numérique. Certaines ressources pour apprendre les bonnes pratiques de codage HDL sont énumérées ci-dessous.
Ressources pour de bonnes directives de style de codage HDL
Description de | la ressource |
---|---|
Styles de codage HDL recommandés | Une section du guide de l’utilisateur de l’édition Intel® Quartus® Prime Pro. |
Pratiques de conception recommandées | Une section du guide de l’utilisateur de l’édition Intel® Quartus® Prime Pro. |
Livre de recettes de synthèse avancé avec des exemples de conception | PDF avec des exemples de conception. |
Propriété intellectuelle
Intel FPGAs prendre en charge un large portefeuille de propriété intellectuelle (IP) conçus spécifiquement pour être utilisés dans Intel® FPGAs. Chaque IP comprend un modèle de simulation pour la vérification de la conception avant la mise en œuvre du dispositif. Consultez les liens suivants pour plus d’informations sur les cœurs IP disponibles et l’écosystème IP du logiciel Intel® Quartus® Prime.
Description de | la ressource |
---|---|
Portefeuille Intel® FPGA IP | Aperçu de Intel® FPGA IP portefeuille. |
Introduction aux cœurs Intel® FPGA IP | Comment le catalogue IP et l’éditeur de paramètres gèrent les cœurs IP dans le logiciel Intel® Quartus® Prime. |
Intel® FPGA IP Finder | Une liste complète des cœurs Intel® FPGA IP. |
Concepteur de plate-forme
Regarder le webcast de présentation de Platform Designer
Platform Designer est un outil graphique d’intégration système qui vous permet d’intégrer rapidement un système de composants complexes.
En utilisant un cadre d’interconnexion standardisé (Avalon® ou AMBA* AXI*), vous pouvez intégrer la propriété intellectuelle de tiers, de la propriété intellectuelle de votre propre organisation ou de modules de boîte noire à définir. Tous les cœurs Intel® FPGA IP sont conformes aux spécifications de l’interface Platform Designer.
Le Platform Designer génère le HDL pour l’instanciation dans le reste de votre conception FPGA.
Platform Designer Documentation
Description de | la ressource |
---|---|
Création d’un système avec Platform Designer | Principes de base de l’utilisation de Platform Designer. |
Création de composants Platform Designer | Comment intégrer des composants de propriété intellectuelle à utiliser dans le concepteur de plate-forme. |
Interconnexion Platform Designer | Détails sur les interfaces à mémoire mappée et en streaming disponibles dans les normes d’interconnexion Avalon® et AMBA* AXI*. |
Optimisation des performances du système Platform Designer | Optimiser les pipelines et traiter l’arbitrage de bus dans un système de concepteur de plate-forme. |
Référence TCL de l’interface des composants | Référence de l’interface de programmation d’applications (API) pour l’intégration de la PI dans le système Platform Designer. |
Composants de conception de système Platform Designer | Description des composants d’interconnexion disponibles dans Platform Designer. |
Cours de formation Platform Designer (anciennement Qsys)
Type de durée du | cours | |
---|---|---|
Création d’une conception système avec Platform Designer : mise en route | 28 minutes | Gratuit, en ligne |
Introduction à Platform Designer | 30 minutes | Gratuit, en ligne |
Introduction à l’outil d’intégration système de Platform Designer | 8 heures | Dirigé par un instructeur |
Platform Designer dans le logiciel Intel® Quartus® Prime Pro Edition | 63 minutes | Gratuit, en ligne |
Conception de systèmes avancés à l’aide de Qsys : simulation des composants et des systèmes | 28 minutes | Gratuit, en ligne |
Conception avancée de systèmes à l’aide de Platform Designer : optimisation du système | 46 minutes | Gratuit, en ligne |
Conception avancée de systèmes à l’aide de Qsys : vérification du système avec la console système | 26 minutes | Gratuit, en ligne |
Conception avancée de systèmes à l’aide de Qsys : utilisation de la hiérarchie | 45 minutes | Gratuit, en ligne |
Développement IP personnalisé à l’aide des interfaces Avalon® et Arm* AMBA* AXI | 107 minutes | Gratuit, en ligne |
Exemples de conception de Platform Designer
Description des | ressources |
---|---|
Platform Designer - Exemple de conception | Exemple de conception téléchargeable d’un testeur de mémoire implémenté dans Platform Designer. |
Exemple de conception de mémoire AXI* | Interface d’agent AMBA* AXI*-3 sur un simple composant mémoire personnalisé Verilog. |
Exemple de simulation BFM : interface de pont HPS AXI* vers FPGA cœur | Une interface HPS (Hard processor system) vers le pont FPGA AXI* (h2f). |
Guide de l’utilisateur de Avalon® Verification IP Suite (PDF) | Modèles fonctionnels de bus (BFM) pour vérifier les cœurs IP à l’aide d’interfaces Avalon®. |
Fichiers de conception (.zip) | |
Mentor graphiques * AXI* Verification IP Suite (PDF) | BFM pour vérifier les cœurs IP à l’aide d’interfaces AMBA* AXI*. |
Livres blancs
Description de | la ressource |
---|---|
Comparaison des approches d’intégration de la PI pour FPGA mise en œuvre | Traite des problèmes d’interconnexion dans les appareils FPGA complexes. |
Application des avantages du réseau sur une architecture de puce à FPGA conception de systèmes | Décrit les avantages des architectures de réseau sur puce (NoC) dans la conception de systèmes Intel® FPGA. |
3. Simulation
Présentation de la simulation
Le logiciel Intel® Quartus® Prime prend en charge la simulation de conception RTL et au niveau des portes dans les simulateurs EDA pris en charge.
La simulation implique :
- Configuration de votre environnement de travail sur simulateur
- Compilation de bibliothèques de modèles de simulation
- Exécution de votre simulation
Le logiciel Intel® Quartus® Prime prend en charge l’utilisation d’un flux de simulation scripté pour automatiser le traitement de la simulation dans votre environnement de simulation préféré.
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser le flux d’outils NativeLink, qui automatise le lancement du simulateur de votre choix.
Flux de simulation scénarisé
Description du sujet | Pro | EditionStandard Edition | |
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Simulation de conceptions Intel® FPGA | Lorsque vous utilisez Platform Designer pour configurer des cœurs IP et des systèmes, des scripts de configuration de l’environnement de simulation sont générés pour les simulateurs EDA pris en charge. | Simulation tierce | Simulation tierce |
Aldec Active-HDL | Ce chapitre fournit des directives spécifiques pour la simulation de conceptions Intel® Quartus® Prime avec le logiciel Aldec Active-HDL ou Riviera-PRO. | Assistance Aldec Active-HDL et Riviera-PRO | Directives Aldec Active-HDL et Riviera-PRO |
Cadence Incisive Enterprise | Ce chapitre fournit des directives spécifiques pour la simulation de conceptions Intel® Quartus® édition Prime Pro avec le logiciel Cadence Xcelium* Parallel Simulator. | Prise en charge du simulateur parallèle Cadence Xcelium* | Prise en charge de Cadence Simulator |
Siemens EDA QuestaSim* | Ce chapitre fournit des directives pour la simulation de conceptions Intel® Quartus® Prime avec les simulateurs Siemens EDA QuestaSim* pris en charge. | Assistance pour le simulateur Siemens EDA QuestaSim* | Prise en charge des simulateurs Questa* Intel® FPGA Edition, ModelSim® et Questa* |
Synopsys* VCS et VCS MX | Vous pouvez inclure votre simulateur EDA pris en charge dans le flux de conception Intel® Quartus® Prime. Ce document fournit des directives pour la simulation de conceptions Intel® Quartus® Prime avec le logiciel Synopsys VCS ou VCS MX. | Prise en charge de Synopsys VCS* et VCS MX | Prise en charge de Synopsys VCS* et VCS MX |
Reportez-vous aux vidéos suivantes pour obtenir des conseils sur la configuration des simulations : |
Flux de simulation NativeLink
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser NativeLink. Cela vous permet de lancer automatiquement toutes les étapes nécessaires à la simulation de votre design après avoir modifié votre code source ou votre IP.
La fonction NativeLink intègre votre simulateur EDA au logiciel Intel® Quartus® Prime Standard Edition en automatisant les éléments suivants :
- Génération de fichiers spécifiques au simulateur et de scripts de simulation.
- Compilation de bibliothèques de simulation.
- Lancement automatique de votre simulateur suite à l’analyse et l’élaboration, l’analyse et la synthèse du logiciel Intel® Quartus® Prime, ou après une compilation complète.
Ressources pour la configuration de la simulation NativeLink
Ressources pour la configuration de la simulation NativeLink Description | du type de ressource | |
---|---|---|
Utilisation de la simulation NativeLink | Guide de l’utilisateur | Un chapitre du guide de l’utilisateur de l’édition standard de Intel Quartus Prime : Simulation tierce. |
Comment configurer la simulation NativeLink | Vidéo | Une courte vidéo qui montre comment configurer NativeLink pour un design simple. |
Ressources de simulation | Description | du type de ressource |
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Simulation de conceptions Intel® FPGA (Intel® Quartus® édition Prime Pro) | Guide de l’utilisateur | Documentation principale du logiciel Intel® Quartus® Prime Pro Edition. |
Simulation de conceptions Intel® FPGA (Intel® Quartus® édition Prime Standard) | Manuel | Documentation principale du logiciel Intel® Quartus® Prime édition standard. |
Générer un banc de test avec l’outil de simulation Intel® FPGA-ModelSim* | Vidéo | Cette vidéo fournira le moyen le plus simple de générer un banc d’essai avec Altera-Modelim. Vous pouvez modifier le banc d’essai avec la programmation VHDL/ Verilog dans le banc de test généré. Suivez Intel FPGA pour découvrir comment nous sommes programmés pour réussir et comment nous pouvons vous aider à résoudre vos problèmes FPGA avec des solutions complètes. |
Simulation d’une conception de processeur Nios® II | Vidéo | Cette vidéo décrit comment simuler la conception du processeur Nios II. Suivez Intel FPGA pour découvrir comment nous sommes programmés pour réussir et comment nous pouvons vous aider à résoudre vos problèmes FPGA avec des solutions complètes. |
Comment simuler un bloc d’interface de mémoire série actif | Vidéo | Cette vidéo montrera aux utilisateurs comment simuler une lecture et une écriture simples sur un flash tiers en utilisant un bloc d’interface de mémoire série actif. |
Génération d’un exemple de simulation de conception PHYLite dans ModelSim* en 16.1 avec Arria® 10 | Vidéo | Cette vidéo tutorielle montre comment générer des fichiers de simulation à partir de paramètres PHYLite personnalisés dans Qsys. Il vous guidera également dans la configuration de l’environnement de simulation dans ModelSim pour exécuter des simulations PHYLite. Ce guide vidéo utilise Arria périphérique spécifique 10, 16.1 Quartus et ModelSim 10.5c. |
Comment simuler l’ordre des octets IP Cyclone® V 8b10b | Vidéo | Cette vidéo montrera aux utilisateurs comment effectuer l’alignement manuel des mots et l’ordre des octets dans le PHY natif Cyclone V avec 8b10b et le mode PCS double largeur. Une méthode similaire est applicable à tous les appareils de la série V. Lorsque le mode PCS double largeur et les SERDES d’octets sont activés, l’émetteur-récepteur atteint un débit de données plus élevé. |
Simuler Arria® 10 RLDRAM3 à l’aide du modèle de mémoire du fournisseur | Vidéo | Cette vidéo montrera à l’utilisateur comment exécuter un exemple de simulation de conception en remplaçant Intel FPGA modèle de mémoire générique par le modèle de mémoire du fournisseur. |
Ping Pong PHY DDR3 Simulation | Vidéo | Comprendre la conception du Ping Pong PHY à l’aide du logiciel Quartus II et simuler le Ping Pong PHY à l’aide du simulateur ModelSim Suivez Intel FPGA pour voir comment nous sommes programmés pour réussir et pouvons vous aider à résoudre vos problèmes FPGA avec des solutions complètes. |
Simulation du SoC HPS DDR3 Core | Vidéo | Apprenez à simuler un cœur DDR3 à partir du système de processeur dur (HPS) SoC en utilisant le logiciel Quartus II v. 13.1 et l’outil d’intégration de système Qsys, Questa Sim 10.1d et une machine Linux Suivez Intel FPGA pour voir comment nous sommes programmés pour réussir et pouvons vous aider à résoudre vos problèmes FPGA avec des solutions complètes. |
Conception de systèmes avancés à l’aide de Platform Designer : simulation de composants et de systèmes |
Formation en ligne | Cette formation est la partie 1 de 4. L’outil d’intégration système Platform Designer permet de gagner un temps considérable en générant automatiquement une logique d’interconnexion pour connecter les fonctions IP et les sous-systèmes. Cours en ligne de 28 minutes |
4. Synthèse
Présentation de la synthèse
L’étape de synthèse logique du flux de conception logicielle Intel® Quartus® prendra le code de transfert de registre (RTL) et créera une netlist de primitives de niveau inférieur (la netlist post-synthèse). La netlist post-synthèse sera ensuite utilisée comme entrée pour le monteur, qui placera et acheminera la conception.
Les logiciels Intel® Quartus® Prime et Quartus® II incluent une synthèse intégrée avancée et des interfaces avec d’autres outils de synthèse tiers. Le logiciel offre également des visionneuses de netlist schématiques que vous pouvez utiliser pour analyser une structure d’une conception et voir comment le logiciel a interprété votre conception.
Les résultats de synthèse peuvent être visualisés avec les visionneuses Quartus® Netlist, à la fois après l’élaboration de RTL et après la cartographie technologique.
Documentation de synthèse
Description du titre | |
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Synthèse intégrée Quartus Prime | L’outil de synthèse intégré au logiciel Intel® Quartus® Prime prend en charge la synthèse de VHDL, Verilog, SystemVerilog et des anciens langages de saisie de conception spécifiques à Intel® FPGA. |
Assistance Synplify | Le flux de l’outil logiciel Intel® Quartus® Prime prend également en charge les synthétiseurs logiques Synplicity Synplify et Synplify Pro. |
Assistance RTL Precision de Mentor Graphics* | Le flux de l’outil logiciel Intel® Quartus® Prime prend également en charge le synthétiseur RTL de précision Mentor Graphics*. |
Formation de synthèse et démonstrations
Description du titre | |
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Utilisation du logiciel Quartus® Prime : Introduction (ODSW1100) | Familiarisez-vous avec l’environnement de conception logicielle de base de Quartus® Prime. Vous découvrirez un flux de conception FPGA de base et comment utiliser le logiciel Quartus® Prime dans le flux. Il s’agit d’un cours en ligne de 80 minutes. |
Série de conception de logiciels Quartus® Prime : base (standard) (ODSW1110) | Apprenez à utiliser le logiciel Quartus® Prime pour développer une conception FPGA ou CPLD, de la conception initiale à la programmation de l’appareil. Il s’agit d’un cours en ligne de 3,5 heures. |
Série de conception de logiciels Quartus® Prime : Fondation (IDSW110) | Créez un projet, entrez les fichiers de conception, compilez et configurez votre appareil pour voir la conception fonctionner dans le système. Saisissez des contraintes de synchronisation et analysez une conception à l’aide de l’analyseur de synchronisation. Découvrez comment le logiciel s’interface avec les outils EDA courants utilisés pour la synthèse et la simulation. Il s’agit d’un cours de 8 heures dirigé par un instructeur. |
Synthèse de haut niveau
L’outil de synthèse de haut niveau (HLS) d’Intel prend une description de conception écrite en C++ et génère un code RTL optimisé pour Intel® FPGAs.
Pour plus d’informations sur le Intel® HLS Compiler, notamment la documentation, les exemples et les cours de formation, consultez la page d’assistance HLS.
Description du | document |
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Guide de démarrage HLS | Montre comment initialiser votre environnement de compilateur de synthèse de haut niveau. Comprend également des exemples de conception et des tutoriels pour démontrer comment utiliser efficacement le compilateur. |
Guide de l’utilisateur HLS | Fournit des instructions sur la synthèse, la vérification et la simulation des cœurs IP pour les produits Intel® FPGA. |
Manuel de référence HLS | Fournit des informations sur le flux de conception du composant HLS (High-Level Synthesis), y compris les options de commande et d’autres éléments de programmation que vous pouvez utiliser dans votre code de composant. |
Guide des meilleures pratiques HLS | Offre des conseils et des conseils sur la façon d’optimiser la conception de vos composants en utilisant les informations fournies par le compilateur HLS. |
5. Installateur
Fitter - Édition Pro
Avec le logiciel Intel® Quartus® Prime Pro Edition, le Fitter fait son travail par étapes contrôlables individuellement ; Vous pouvez optimiser chaque étape individuellement en exécutant uniquement cette étape du processus d’ajustement, en itérant pour optimiser cette étape.
Optimisation incrémentielle | de Fitter Stage |
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Plan | Après cette étape, vous pouvez exécuter une analyse de synchronisation post-plan pour vérifier les contraintes de synchronisation et valider les fenêtres de synchronisation croisées. Affichez les propriétés de placement et de périphérie et effectuez la planification de l’horloge pour les conceptions Intel® Arria® 10 FPGA et Intel® Cyclone® 10 FPGA. |
Début | Après cette étape, le planificateur de puces peut afficher un placement initial de haut niveau des éléments de conception. Utilisez ces informations pour guider vos décisions d’aménagement du sol. Pour les conceptions Intel® Stratix® 10 FPGA, vous pouvez également planifier l’horloge à l’avance après avoir exécuté cette étape. |
Endroit | Après cette étape, validez l’utilisation des ressources et de la logique dans les rapports de compilation et examinez l’emplacement des éléments de conception dans le planificateur de puces. |
Itinéraire | Après cette étape, effectuez une configuration détaillée et maintenez la fermeture de la synchronisation dans l’analyseur de synchronisation et visualisez les congestions de routage via le planificateur de puces. |
Retime | Après cette étape, examinez les résultats du retiming dans le rapport Fitter et corrigez les restrictions limitant l’optimisation du retiming. |
Par défaut, le Fitter passera par toutes ses étapes. Cependant, vous pouvez analyser les résultats des étapes Fitter pour évaluer votre conception avant d’exécuter l’étape suivante ou avant d’exécuter une compilation complète. Pour plus d’informations sur l’utilisation des étapes Fitter pour contrôler la qualité des résultats de votre conception, reportez-vous à la section Exécution du fitter du guide de l’utilisateur du compilateur : Intel® Quartus® édition Prime Pro.
Vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort du Fitter pour des éléments tels que l’empaquetage des registres, la duplication et la fusion des registres, et le niveau d’effort global. Pour plus d’informations sur les paramètres Fitter, consultez les discussions sous la section de référence des paramètres Fitter du guide de l’utilisateur du compilateur : édition Intel® Quartus® Prime Pro.
Fitter - Édition Standard
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort du Fitter, tels que l’assemblage des registres, la duplication et la fusion des registres, et le niveau d’effort global. Pour obtenir une liste complète des paramètres Fitter, consultez la page d’aide des paramètres du compilateur
Pour plus d’informations sur les paramètres Fitter, consultez les discussions sous
- Section Réduction du temps de compilation du guide de l’utilisateur de l’édition standard de Intel® Quartus® Prime : Compilateur.
- Section Fermeture et optimisation de la synchronisation du guide de l’utilisateur de l’édition standard de Intel® Quartus® Prime : optimisation de la conception.
6. Analyse du calendrier
Présentation de l’analyse de synchronisation
L’analyseur de synchronisation détermine les relations temporelles qui doivent être respectées pour que la conception fonctionne correctement et vérifie les heures d’arrivée par rapport aux heures requises pour vérifier la synchronisation.
L’analyse de synchronisation implique de nombreux concepts fondamentaux : arcs asynchrones vs synchrones, temps d’arrivée et requis, exigences de configuration et de maintien, etc. Ceux-ci sont définis dans la section Concepts de base de l’analyse de synchronisation du Guide de l’utilisateur de Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation.
L’analyseur de synchronisation applique vos contraintes de synchronisation et détermine les délais de synchronisation à partir des résultats de la mise en œuvre de votre conception par le monteur dans l’appareil cible.
L’analyseur de synchronisation doit fonctionner à partir d’une description précise de vos exigences de synchronisation, exprimée sous forme de contraintes de synchronisation. La section Constraining Designs du Guide de l’utilisateur de Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation décrit comment les contraintes de synchronisation peuvent être ajoutées aux fichiers.sdc, pour une utilisation à la fois par le Fitter et l’Analyseur de synchronisation.
La fermeture de synchronisation est un processus itératif d’affinage des contraintes temporelles ; ajuster les paramètres pour la synthèse et l’installateur, et gérer les variations des semences plus ajustées.
Analyseur de synchronisation
L’analyseur de synchronisation Intel Quartus Prime
L’analyseur de synchronisation du logiciel Intel® Quartus® Prime est un puissant outil d’analyse de synchronisation de type ASIC qui valide les performances de synchronisation de toute la logique de votre conception à l’aide d’une méthodologie de contrainte, d’analyse et de reporting standard de l’industrie. L’analyseur de synchronisation peut être piloté à partir d’une interface utilisateur graphique ou d’une interface de ligne de commande pour contraindre, analyser et rapporter les résultats pour tous les chemins de synchronisation de votre conception.
Un guide de l’utilisateur complet sur l’analyseur de synchronisation se trouve dans la section Exécution de l’analyseur de synchronisation du Guide de l’utilisateur de Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation.
Si vous débutez dans l’analyse de minutage, reportez-vous à la section Flux recommandé pour les nouveaux utilisateurs du Guide de l’utilisateur de Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation. Décrit le flux de conception complet à l’aide de contraintes de base.
Description du cours de formation | |
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Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 1 : Analyseur de synchronisation | Vous apprendrez les aspects clés de l’interface graphique de l’analyseur de synchronisation dans le logiciel Intel® Quartus® Prime Pro v. 20.3 en mettant l’accent sur l’évaluation des rapports de synchronisation. |
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 2 : Collections SDC | Vous apprendrez le concept de collections au format Synopsys* Design Constraints (SDC) à l’aide de l’analyseur de synchronisation du logiciel Intel® Quartus® Prime Pro v. 20.3. |
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 3 : Contraintes d’horloge | Vous apprendrez à créer des horloges, des horloges générées, des incertitudes d’horloge et des groupes d’horloges à l’aide du format Synopsys* Design Constraints (SDC) de l’analyseur de synchronisation du logiciel Intel® Quartus® Prime Pro v. 20.3. |
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 4 : Interfaces d’E/S | Vous apprendrez les bases de la contrainte des interfaces d’E/S à l’aide du format Synopsys* Design Constraints (SDC) de l’analyseur de synchronisation du logiciel Intel® Quartus® Prime Pro v. 20.3. |
Analyse de synchronisation du logiciel Intel® Quartus® Prime Pro – Partie 5 : Exceptions de synchronisation | Vous apprendrez et comment appliquer les exceptions de synchronisation aux faux chemins, aux chemins multicycles et aux retards min et max en utilisant le format Synopsys* Design Constraints (SDC) dans l’analyseur de synchronisation du logiciel Intel® Quartus® Prime Pro v. 20.3. |
Analyse du calendrier : Conférence | Vous apprendrez à contraindre et à analyser une conception pour la synchronisation à l’aide de l’analyseur de synchronisation du logiciel Intel® Quartus® Prime Pro v. 22.1. |
Analyse du calendrier : laboratoires pratiques | Son atelier fait suite à la classe Intel FPGA Timing Analysis : Lecture. Il y aura un bref examen des contraintes SDC apprises dans le cours précédent avant de commencer les laboratoires. |
Intel® FPGA Clôture du calendrier : Conférence | Ce cours enseigne les techniques utilisées par les spécialistes du design pour fermer le timing sur des conceptions qui « repoussent les limites » de la performance. |
Intel® FPGA Fermeture du calendrier : laboratoire pratique | Votre temps au cours de cet atelier sera principalement consacré à l’utilisation du logiciel Intel® Quartus® Prime pour pratiquer les techniques de fermeture de chronométrage. |
Fermeture de synchronisation à l’aide des rapports personnalisés TimeQuest | Découvrez comment utiliser les rapports Intel® Quartus® Prime Timing Closure Recommendations de l’analyseur de synchronisation pour vous aider à identifier les problèmes qui peuvent être à l’origine des échecs de synchronisation. |
Clôture du temps
Si l’analyseur de synchronisation détermine que vos spécifications de synchronisation ne sont pas respectées, la conception doit être optimisée pour la synchronisation jusqu’à ce que l’écart soit clos et que vos spécifications de synchronisation soient respectées.
La fermeture temporelle implique plusieurs techniques possibles. Les techniques les plus efficaces varient selon chaque conception. Le chapitre Fermeture et optimisation de la synchronisation du Guide de l’utilisateur de l’optimisation de la conception : Intel Quartus édition Prime Pro donne de nombreux conseils pratiques sur le processus de fermeture de la synchronisation.
Il existe plusieurs cours de formation supplémentaires pour vous aider à comprendre comment évaluer votre conception pour les bonnes techniques de fermeture de la synchronisation.
Durée du cours Type | de cours Numéro du cours | ||
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Compilation incrémentielle basée sur des blocs dans le logiciel Intel® Quartus® Prime Pro : fermeture et astuces de synchronisation | 22 minutes | En ligne, gratuit | OIBBC102 |
Évaluation de la conception pour la fermeture du calendrier | 42 minutes | En ligne, gratuit | ODSWTC02 |
Meilleures pratiques de conception HDL pour la fermeture de la synchronisation | 50 minutes | En ligne, gratuit | OHDL1130 |
Fermeture de synchronisation à l’aide des rapports personnalisés TimeQuest | 21 minutes | En ligne, gratuit | OTIM1100 |
Intel® FPGA Clôture du calendrier : Conférence | 8 heures | Dirigé par un instructeur | IDSW145 |
7. Optimisation de la conception
Présentation de Design Optimization
Les logiciels Intel® Quartus® Prime et Quartus® II comprennent un large éventail de fonctionnalités pour vous aider à optimiser votre conception en termes de surface et de synchronisation. Cette section fournit les ressources pour vous aider avec les techniques et les outils d’optimisation de la conception.
Les logiciels Intel® Quartus® Prime et Quartus® II offrent une optimisation de la netlist de synthèse physique pour optimiser les conceptions plus loin que le processus de compilation standard. La synthèse physique permet d’améliorer les performances de votre conception, quel que soit l’outil de synthèse utilisé.
Documentation sur l’assistance à l’optimisation
Description du titre | |
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Optimisation de la surface et de la synchronisation | Cette section du guide de l’utilisateur explique comment réduire l’utilisation des ressources, réduire les temps de compilation et améliorer les performances de synchronisation lors de la conception pour les périphériques Intel®. |
Analyse et optimisation du plan d’étage Design | Cette section du guide de l’utilisateur explique comment utiliser le planificateur de puces pour analyser et optimiser le plan d’étage de vos conceptions. Ce chapitre explique également comment utiliser la région de verrouillage logique pour contrôler le placement. |
Gestion des changements d’ingénierie avec le planificateur de puces | Cette section du guide de l’utilisateur explique comment utiliser le planificateur de puces pour mettre en œuvre des ordres de modification technique (ECO) pour les périphériques pris en charge. |
Optimisations Netlist et synthèse physique | Cette section du guide de l’utilisateur explique comment les optimisations de netlist et la synthèse physique du logiciel Intel® Quartus® Prime peuvent modifier la netlist de votre conception et contribuer à améliorer la qualité de vos résultats. |
Centre de ressources pour la compilation incrémentielle | Cette page Web du centre de ressources montre comment vous pouvez utiliser la compilation incrémentielle pour réduire les temps de compilation et préserver les résultats pendant l’optimisation. |
Cours de formation sur l’optimisation de la conception
Durée | ducours Type Numéro | du cours | |
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Utilisation du logiciel Intel® Quartus® Prime Pro : Chip Planner | 29 minutes | En ligne, gratuit | OPROCHIPPLAN |
Utilisation de Design Space Explorer | 22 minutes | En ligne, gratuit | ODSE |
Fermeture de synchronisation à l’aide de rapports personnalisés de l’analyseur de synchronisation | 21 minutes | En ligne, gratuit | OTIM1100 |
Meilleures pratiques de conception pour la fermeture temporelle | 50 minutes | En ligne, gratuit | OHDL1130 |
Outils d’optimisation de la conception
Le logiciel Intel® Quartus® Prime fournit des outils qui présentent votre design de manière visuelle. Ces outils vous permettent de diagnostiquer tous les problèmes de votre conception, en termes d’inefficacités logiques ou physiques.
- Vous pouvez utiliser Netlist Viewers pour voir une représentation schématique de votre conception à plusieurs étapes du processus d’implémentation : avant la synthèse, après la synthèse et après le lieu et l’itinéraire. Cela vous permet de confirmer votre intention de conception à chaque étape.
- Le Design Partition Planner vous aide à visualiser et à réviser le schéma de partitionnement d’une conception en affichant les informations de synchronisation, les densités de connectivité relatives et le placement physique des partitions. Vous pouvez localiser des partitions dans d’autres visionneuses, ou modifier ou supprimer des partitions.
- Avec le planificateur de puces, vous pouvez effectuer des affectations de plan d’étage, effectuer une analyse de puissance et visualiser les chemins critiques et la congestion des routages. Le Design Partition Planner et le Chip Planner vous permettent de partitionner et de mettre en page votre design à un niveau supérieur.
- Design Space Explorer II (DSE) automatise la recherche des paramètres qui donnent les meilleurs résultats dans n’importe quelle conception individuelle. DSE explore l’espace de conception de votre conception, applique diverses techniques d’optimisation et analyse les résultats pour vous aider à découvrir les meilleurs paramètres pour votre conception.
L’utilisation de ces outils peut vous aider à optimiser la mise en œuvre de l’appareil.
Netlist Viewers
Les visionneuses de la netlist du logiciel Intel® Quartus® Prime offrent des moyens puissants de visualiser votre conception à différentes étapes. Le sondage croisé est possible avec d’autres vues de conception : vous pouvez sélectionner un élément et le mettre en évidence dans les fenêtres Chip Planner et Design File Viewer.
- Le RTL Viewer montre la logique et les connexions déduites par le synthétiseur, après élaboration de la hiérarchie et des blocs logiques principaux. Vous pouvez utiliser RTL Viewer pour vérifier visuellement votre conception avant la simulation ou d’autres processus de vérification.
- La visionneuse de carte technologique (post-cartographie) peut vous aider à localiser les nœuds dans votre netlist après la synthèse, mais avant le lieu et l’itinéraire.
- Le Technology Map Viewer (Post-Fitting) affiche la netlist après place-and-route. Cela peut différer de la netlist Post-Mapping car l’installateur peut effectuer des optimisations afin de répondre aux contraintes lors de l’optimisation physique.
Le RTL Viewer affiche la logique déduite par l’outil de synthèse après l’élaboration de la hiérarchie et des principaux blocs fonctionnels.
La visionneuse de carte technologique affiche la logique après la synthèse (la « vue de la carte de publication ») ou après le placement et le routage (la « vue post-ajustement »).
Netlist et Finite State Machine Viewers
Découvrez une démonstration des logiciels Quartus® Netlist Viewer et Finite State Machine Viewer dans les vidéos ci-dessous.
Intel® Quartus® Visionneuses Prime Netlist : outils d’aide à l’analyse et au débogage de vos conceptions (partie 1)
Les Intel® Quartus® Prime RTL Viewer et State Machine Viewer offrent des moyens puissants de visualiser vos résultats de synthèse initiaux et entièrement mappés pendant les processus de débogage, d’optimisation et de saisie de contraintes.
Intel® Quartus® Visionneuses Prime Netlist : outils d’aide à l’analyse et au débogage de vos conceptions (partie 2)
Les Intel® Quartus® Prime RTL Viewer et State Machine Viewer offrent des moyens puissants de visualiser vos résultats de synthèse initiaux et entièrement mappés pendant les processus de débogage, d’optimisation et de saisie de contraintes.
Ressources pour Netlist Viewers
Description de | la ressource |
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Optimisation de la Design Netlist | Une section du guide de l’utilisateur de l’édition standard de Intel® Quartus® Prime : Optimisation de la conception, couvrant l’utilisation des Netlist Viewers. |
Planificateur de puces
L’analyse du plan d’étage de conception aide à fermer le timing et à garantir des performances optimales dans les conceptions très complexes. Le planificateur de puces du logiciel Intel® Quartus® Prime vous aide à fixer rapidement le timing de vos conceptions. Vous pouvez utiliser le planificateur de puces avec les régions de verrouillage logique pour compiler vos conceptions hiérarchiquement et aider à la planification de l’étage. En outre, utilisez des partitions pour préserver les résultats de placement et de routage des compilations individuelles.
Vous pouvez effectuer une analyse de conception ainsi que créer et optimiser le plan d’étage de conception avec le planificateur de puces. Pour effectuer des affectations d’E/S, utilisez le planificateur de broches.
Ressources du planificateur de puces.
Description du | type de | ressource |
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Analyse et optimisation du plan d’étage design | Guide de l’utilisateur de l’optimisation de la conception : chapitre Intel® Quartus® Prime Pro Edition | Documentation principale pour le plan d’étage de conception et le planificateur de puces. |
Vidéo d’instructions sur le planificateur de puces (partie 1 sur 2) | Vidéo E2E | Tutoriel sur le planificateur de puces : chemins de synchronisation de référence croisée, Fan-in, Fan-out, retards de routage et régions d’horloge. |
Vidéo didacative sur le planificateur de puces (partie 2 sur 2) | Vidéo E2E | Tutoriel Chip Planner : utilisation du routage, recherche d’éléments de conception et régions de verrouillage logique. |
Apporter des modifications ECO à l’aide d’Intel FPGA planificateur de puces Quartus et d’un éditeur de propriétés de ressources (partie 1 sur 3) | Vidéo E2E | Effectuez des modifications tardives de petits ordres de modification technique (ECO) à l’aide du planificateur de puces. |
Apporter des modifications ECO à l’aide d’Intel FPGA planificateur de puces Quartus et d’un éditeur de propriétés de ressources (partie 2 de 3) | Vidéo E2E | Effectuer de petits changements ECO tardifs à l’aide du planificateur de puces. |
Apporter des modifications ECO à l’aide d’Intel FPGA planificateur de puces Quartus et d’un éditeur de propriétés de ressources (partie 3 de 3) | Vidéo E2E | Effectuer de petits changements ECO tardifs à l’aide du planificateur de puces. |
Comment tracer le routage local de l’horloge récupérée CDR du canal de l’émetteur-récepteur à la broche d’E/S à l’aide de l’analyseur de synchronisation et du planificateur de puces | Vidéo E2E | Un exemple d’utilisation du planificateur de puces avec l’analyseur de synchronisation. |
Design Space Explorer II
Design Space Explorer II (DSE) vous permet d’explorer les nombreux paramètres disponibles pour la compilation de conception.
Vous pouvez utiliser le DSE pour gérer plusieurs compilations avec différents paramètres afin de trouver la meilleure combinaison de paramètres qui vous permettent d’obtenir la fermeture de la synchronisation.
Ressources Design Space Explorer II.
Description de | la ressource |
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Optimiser avec Design Space Explorer II | Guide d’utilisation pour démarrer : Intel® Quartus® édition Prime Pro. |
Exemple de conception DSE (Design Space Explorer) | Un exemple d’exploration d’espace de conception. |
Utilisation de Design Space Explorer (ODSE) | Formation en ligne gratuite, 21 minutes. |
8. Débogage sur puce
À mesure que FPGAs performances, la taille et la complexité augmentent, le processus de vérification peut devenir un élément essentiel du cycle de conception FPGA. Pour simplifier le processus de vérification, Intel propose un portefeuille d’outils de débogage sur puce. Les outils de débogage sur puce permettent de capturer en temps réel les nœuds internes de votre conception pour vous aider à vérifier rapidement votre conception sans utiliser d’équipement externe, tel qu’un analyseur logique de banc d’essai ou un analyseur de protocole. Cela peut réduire le nombre de broches nécessaires pour le sondage du signal au niveau de la carte. Pour obtenir un guide de tous les outils du portefeuille de débogage, reportez-vous à la section Outils de débogage système du Guide de l’utilisateur des outils de débogage : Intel® Quartus® Prime Pro Edition.
Description de | la ressource |
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Console système | Analyse et débogage des conceptions avec la console système. |
Manuel d’utilisation de l’émetteur-récepteur Intel® Cyclone® 10 GX PHY Manuel d’utilisation de l’émetteur-récepteur Intel® Arria® 10 PHY |
Boîte à outils PHY native de l’émetteur-récepteur. |
Analyseur logique Signal Tap | Débogage de conception avec l’analyseur logique Signal Tap. |
Sonde de signal | La fonction de routage incrémentiel de la sonde de signal permet de réduire le processus de vérification matérielle et le délai de mise sur le marché des conceptions de systèmes sur puce programmable (SOPC). |
Interface de l’analyseur logique | Débogage dans le système à l’aide d’analyseurs logiques externes. |
Sources et sondes en système | Conduisez et échantillonnez des valeurs logiques à l’aide de JTAG. |
Éditeur de contenu de mémoire système | Le Intel® Quartus® Prime In-System Memory Content Editor (ISMCE) permet de visualiser et de mettre à jour les mémoires et les constantes au moment de l’exécution via l’interface JTAG. |
Interface JTAG virtuelle | Cette Intel® FPGA IP vous permet de construire votre propre chaîne de balayage JTAG en exposant tous les signaux de contrôle JTAG et en configurant vos registres d’instructions (IR) JTAG et vos registres de données JTAG (DR). |
Le débogage de la mémoire externe est facilité par l’Extermal Memory Interface Toolkit, qui est détaillé dans le Centre de support de l’interface de mémoire externe. La boîte à outils de l’émetteur-récepteur offre de nombreuses installations pour vérifier la qualité et les performances du signal de l’émetteur-récepteur. Pour plus d’informations sur cette boîte à outils, consultez la page produit de la boîte à outils de l’émetteur-récepteur. |
Exemples de conception de débogage sur puce
Voici quelques exemples pour vous aider à tirer parti des fonctionnalités disponibles pour les scénarios de débogage courants.
- Flux de déclenchement basé sur l’état SignalTap* II
- Exemple de sources et de sondes dans le système
- Exemples de boîte à outils d’émetteur-récepteur pour les périphériques Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT et Stratix® IV GX/GT
- Exemples de conception de console système (format d’archive logicielle .qar Quartus®)
Débogage sur puce - Formations
Durée | ducours Type Numéro | du cours | |
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Analyseur logique SignalTap II : introduction et démarrage | 47 minutes | En ligne, gratuit | ODSW1164 |
Analyseur logique SignalTap II : conditions de déclenchement de base et configuration | 35 minutes | En ligne, gratuit | ODSW1171 |
Analyseur logique Signal Tap : déclenchement, compilation et programmation basés sur l’état | 37 minutes | En ligne, gratuit | ODSW1172 |
Analyseur logique SignalTap II : acquisition de données et fonctionnalités supplémentaires | 35 minutes | En ligne, gratuit | ODSW1173 |
Outils de débogage Intel® FPGA | 8 heures | Dirigé par un instructeur | IDSW135 |
Débogage de l’intégrité de la chaîne JTAG | 26 minutes | En ligne, gratuit | ODJTAG1110 |
Débogage sur puce de l’IP des interfaces mémoire dans les périphériques Arria® 10 | 30 minutes | En ligne, gratuit | OMEM1124 |
Console système | 29 minutes | En ligne, gratuit | OEMB1117 |
Conception avancée de systèmes à l’aide de Platform Designer : vérification du système avec la console système | 26 minutes | En ligne, gratuit | OAQSYSSYSCON |
Débogage sur puce - autres ressources
Description de | la ressource |
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Guide de l’utilisateur du cœur Intel® FPGA IP JTAG virtuel (PDF) | Le cœur Intel® FPGA IP JTAG virtuel permet d’accéder à la source PLD via l’interface JTAG. |
AN 323 : Utilisation des analyseurs logiques embarqués SignalTap II dans les systèmes SOPC Builder (PDF) | Utilisation de SignalTap pour surveiller les signaux situés à l’intérieur d’un module système généré par Platform Designer. |
AN 446 : Débogage de systèmes Nios® II avec l’analyseur logique SignalTap II (PDF) | Cette note d’application examine l’utilisation du plug-in Nios® II dans l’analyseur logique Signal Tap et présente les capacités, les options de configuration et les modes d’utilisation du plug-in. |
AN 799 : Débogage rapide de la conception Intel® Arria® 10 à l’aide d’une sonde de signal et d’une recompilation rapide (PDF) | Cette note d’application présente une technique de débogage qui permet d’accéder facilement aux signaux internes de l’appareil sans affecter la conception. |
Sujets avancés
Flux de conception basés sur des blocs
Le logiciel de conception Intel® Quartus® Prime Pro Edition offre des flux de conception basés sur des blocs. Il existe deux types de flux de compilation incrémentielle basée sur des blocs et de réutilisation de blocs de conception , qui permettent à votre équipe de développement géographiquement diversifiée de collaborer sur une conception.
La compilation incrémentielle basée sur des blocs préserve ou vide une partition dans un projet. Cela fonctionne avec les partitions principales et ne nécessite aucun fichier supplémentaire ni planification d’étage. La partition peut être vidée, conservée dans les snapshots Source, Synthèse et Final.
Le flux de réutilisation des blocs de conception vous permet de réutiliser un bloc d’une conception dans un projet différent en créant, préservant et exportant une partition. Avec cette fonctionnalité, vous pouvez vous attendre à une prise en charge claire des modules à temps limité entre différentes équipes.
Ressources de conception basées sur des blocs
- Section Flux de conception basé sur des blocs dans le Guide de l’utilisateur de Intel® Quartus® Prime Pro Edition
- AN 839 : Tutoriel de réutilisation des blocs de conception : pour la carte de développement FPGA Intel® Arria® 10
- Fichier de conception (.zip)
- Formation : Réutilisation des blocs de conception (OBBDR100)
- Compilation incrémentielle basée sur des blocs dans le logiciel Intel Quartus® Prime Pro : introduction
- Compilation incrémentielle basée sur des blocs dans le logiciel Intel Quartus® Prime Pro : partitionnement de conception
- Compilation incrémentielle basée sur des blocs dans le logiciel Intel Quartus® Prime Pro : fermeture et astuces de synchronisation
Recompilation rapide
Rapid Recompile permet de réutiliser les résultats de synthèse et d’ajustement précédents lorsque cela est possible, et ne retraite pas les blocs de conception inchangés. Rapid Recompile peut réduire le temps total de compilation après avoir apporté de petites modifications de conception. Rapid Recompile prend en charge les modifications ECO fonctionnelles basées sur HDL et vous permet de réduire votre temps de compilation tout en préservant les performances d’une logique inchangée.
Recompilation rapide - Ressources d’assistance
Description de | la ressource |
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Exécution de Rapid Recompile | Section Rapid Recompile du volume 2 du manuel Intel® Quartus® Prime Pro Edition. |
AN 799 : Débogage rapide de la conception Intel® Arria® 10 à l’aide d’une sonde de signal et d’une recompilation rapide (PDF) | Une note d’application montrant comment Rapid Recompile réduit le temps de compilation pour les petits changements. |
Reconfiguration partielle
La reconfiguration partielle (PR) vous permet de reconfigurer une partie du FPGA de manière dynamique tandis que le reste de la conception FPGA continue de fonctionner.
Vous pouvez créer plusieurs personas pour une région de votre appareil et reconfigurer cette région sans affecter les opérations dans les zones autres que cette persona.
Pour plus d’informations sur la reconfiguration partielle, consultez la page Reconfiguration partielle.
Script
Les logiciels Intel® Quartus® Prime et Quartus® II comprennent une prise en charge complète des scripts pour les flux de conception de scripts en ligne de commande et en langage de commande d’outil (Tcl). Des exécutables distincts pour chaque étape du flux de conception logicielle, tels que la synthèse, l’ajustement et l’analyse de la synchronisation, incluent des options permettant d’effectuer des paramètres communs et des tâches courantes. L’interface de programmation d’applications (API) de script Tcl comprend des commandes couvrant les fonctionnalités de base à avancées.
Scripts en ligne de commande
Vous pouvez utiliser Intel® Quartus®exécutables en ligne de commande du logiciel Prime ou Quartus® II dans des fichiers batch, des scripts shell, des makefiles et d’autres scripts. Par exemple, utilisez la commande suivante pour compiler un projet existant :
$ quartus_sh --flow compile
Scripts Tcl
Utilisez l’API Tcl pour l’une des tâches suivantes :
- Création et gestion de projets
- Faire des affectations
- Compilation de conceptions
- Extraction des données de rapport
- Effectuer une analyse de synchronisation
Vous pouvez commencer avec certains des exemples de la page Web d’exemples Tcl du logiciel Quartus® II. Plusieurs autres ressources sont énumérées ci-dessous.
Ressources de script
Description de | la ressource |
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Manuel de référence des scripts Quartus® II | Couvre à la fois les exécutables en ligne de commande du logiciel Quartus et les packages et commandes Tcl à partir d’un shell logiciel Quartus®. |
Manuel de référence du fichier de paramètres de Quartus® Prime Standard Edition | Couvre les paramètres trouvés dans le fichier de paramètres du logiciel Quartus® (.qsf). |
Script de ligne de commande | Une section du Guide de l’utilisateur de Intel Quartus Prime Standard Edition. |
Exemples de Quartus® II Tcl | Une page Web avec plusieurs exemples de script Tcl utiles. |
Script de ligne de commande (ODSW1197) | Formation en ligne présentant les capacités de script en ligne de commande dans le logiciel Intel® Quartus® (30 min). |
Introduction à Tcl (ODSW1180) | Une introduction à la syntaxe de script Tcl. |
Logiciel Intel® Quartus® Prime Script Tcl | Ce cours présente les capacités de script Tcl dans le logiciel Intel® Quartus® Prime. Il couvre les packages Tcl couramment utilisés par le logiciel Intel Quartus Prime et quatre utilisations courantes des scripts Tcl dans le flux de compilation, avec des exemples. |
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