ID de l'article: 000081088 Type de contenu: Dépannage Dernière révision: 23/09/2015

Erreur de synchronisation de Arria V et Arria V SoC Core-to-C2P

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il existe une erreur de synchronisation du modèle dans un sous-ensemble de chemins de données core-à-l’agilité (C2P) qui peut entraîner une sortie de FPGA incorrecte pour les conceptions qui ont un faible décalage d’installation dans les chemins affectés.

    Cela affecte Arria® conceptions des SoC V et Arria V (à l’exclusion des périphériques Arria V GZ) en utilisant les broches de sortie affectées dans les banques d’E/S supérieures et/ou inférieures.

    Ce problème n’affecte pas les transferts de périplatisation par cœur (P2C), les banques d’E/S à droite, les émetteurs-récepteurs et le contrôleur mémoire dure.

    Résolution

    Vérifier les broches affectées utilisées dans la conception
    Si votre conception cible Arria les périphériques SoC V ou Arria V (à l’exclusion des périphériques Arria V GZ), veuillez consulter la page fichier ArriaV_PinList Excel pour une liste des broches affectées indiquée dans le texte rouge. Si votre conception utilise une des broches affectées, l’analyse de synchronisation de redémarrage à l’aide du correctif de modèle de synchronisation disponible pour refléter la marge de synchronisation réelle dans votre conception comme décrit ci-dessous.

    Analyse de synchronisation de rediffusion dans la version mise à jour du logiciel
    Si vos conceptions ciblent Arria les périphériques SoC V ou Arria V (à l’exclusion des périphériques Arria V GZ), ou si vous déboguez un problème lié au timing, ré-exécutez l’analyse de synchronisation à l’aide du correctif de modèle de synchronisation disponible comme suit :

    1. Sauvegardez la base de données de conception.
    2. Ouvrez la conception dans la version antérieure du logiciel Quartus® II, puis exportez la base de données. Dans le menu Du projet, cliquez sur Base de données d’exportation. Lorsque vous y êtes invité, exportez la base de données vers le répertoire export_db suggéré.
    3. Démarrez le logiciel Quartus II avec le correctif de modèle de synchronisation installé.
    4. Ouvrez le projet. Lorsque vous êtes invité à remplacer ou non l’ancienne version de la base de données, cliquez sur « Yes » (Oui) et importez la base de données dans le répertoire export_db.
    5. Exécutez l’analyseur de synchronisation TimeQuest sur la conception.
    6. En cas de violations du timing, recompile avec le correctif du modèle de synchronisation pour fermer le timing sur la conception.

    Étapes pour améliorer la fermeture du timing (taux trimestriel UniPHY DDR3)
    Pour améliorer la fermeture de synchronisation des interfaces UniPHY DDR3 trimestrielles sur les périphériques SoC V ou Arria V de Arria, Altera recommande de modifier la phase du domaine de l’horloge immédiatement avant le domaine de l’horloge révolutionnaire. Suivez ces étapes pour faciliter la fermeture du timing en utilisant le correctif du modèle de synchronisation.
    1. Créez un nouveau fichier texte et nommez-le « quartus.ini »
    2. Enregistrez ce fichier dans votre répertoire. Vous trouverez ci-dessous des exemples de répertoires domestiques, mais peuvent être différents sur votre ordinateur en fonction des variables de votre environnement.
      • Pour Windows : C:\Users\
      • Pour Linux : /home/
    3. Insérez la commande INI suivante dans le fichier quartus.ini pour augmenter la relation d’installation de la valeur de phase spécifiée.
      • uniphy_av_hr_clock_phase =

      La valeur légale à utiliser est de 22,5° par rapport à la valeur par défaut de 360° (c’est-à-dire que le fichier à insérer dans le fichier quartus.ini est de 337,5°, 315°, 292,5°, 270°, etc.).
      Par exemple :
      • L’insertion uniphy_av_hr_clock_phase=337.5 augmentera la relation d’installation par défaut de 22,5 °.
      • L’insertion uniphy_av_hr_clock_phase=315 augmentera la relation d’installation par défaut de 45 °.
      • L’insertion uniphy_av_hr_clock_phase=292.5 augmentera la relation d’installation par défaut de 67,5 °.
      • L’insertion uniphy_av_hr_clock_phase=270 augmentera la relation d’installation par défaut de 90 °.
    4. Fléchez l’IP UniPHY, recompilez la conception et assurez-vous la fermeture du timing.

    Étapes pour améliorer la fermeture du timing (LVDS Tx)
    Pour améliorer la fermeture de la synchronisation dans le Tx LVDS sur les Arria les périphériques SoC V ou Arria V, Altera recommande de modifier la phase du domaine de l’horloge immédiatement avant le domaine de l’horloge précipondante. Suivez ces étapes pour faciliter la fermeture du timing à l’aide du correctif du modèle de synchronisation*.

    1. Créez un nouveau fichier texte et nommez-le « quartus.ini »
    2. Enregistrez ce fichier dans le répertoire de votre projet.
    3. Insérez la commande INI suivante dans le fichier quartus.ini pour activer la fonction de déplacement de phase. Cela augmentera par défaut la relation d’installation des transferts de 400ps.
      • av_lvds_c2p_sclk_phase_shift_en = on

    4. Supprimez les répertoires db et incremental_db du projet, recompilez la conception et assurez la fermeture du timing.
    5. Si le timing n’est pas atteint après avoir utilisé la commande ci-dessus, essayez d’utiliser d’autres valeurs de changement de phase en ajoutant la commande suivante dans le même fichier quartus.ini et en répétant l’étape 4.
      • av_lvds_c2p_sclk_phase_shift =

    Remarque : la valeur de phase est en ps qui ne doit pas être incluse dans la variable ini.

    Pour mettre à jour le modèle de synchronisation, téléchargez et installez le correctif approprié pour votre version du logiciel Quartus II.

    La mise à jour du modèle de synchronisation sera incluse la version 15.0 De la mise à jour 2 du logiciel Quartus II.

    Produits associés

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